NeuroTest: Testing Solutions for Neuromorphic Circuits and Architectures

• Antragsteller: Professor Mehdi B. Tahoori, Ph.D.
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme ; Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung von 2019 bis 2024
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 429238884

Deep Neural Networks (DNNs) erfreuen sich wachsender Aufmerksamkeit und Anwendung in vielen Arbeitsfeldern. Aufgrund der Herausforderungen, die mit der Implementierung von klassischen DNN Rechnerarchitekturen einhergehen, gibt es ein steigendes Interesse an neuromorphischen Computerplatformen und Paradigmen, welche durch das menschliche Gehirn inspiriert sind, um direkte und daher effiziente DNN Implementierungen zu schaffen.Bausteine und Operationsmodi neuromorphischer Schaltungen und Architekturen bergen neue Herausforderungen, da sich deren Implementierung und Nutzung grundlegend von klassischer boolescher Logik unterscheiden. Vom technologischen Blickpunkt aus betrachtet basieren sie auf den aktuell aufkommenden nichtflüchtigen resistiven Speichern, welche neuartige Fertigungsmethoden nutzen und daher Verursacher neuer potentieller Defekte und Fehler sind. Auf Schaltungsebene werden Synapsen und Neuronen als Bausteine verwendet, welche vorwiegend analog arbeiten oder zumindest einen großen Anteil an analogen Komponenten aufweisen (zum Speichern der Gewichte oder zur Verarbeitung der Aktivierungsfunktionen). Es existiert dementsprechend keine klare Unterscheidung zwischen analogen und digitalen Komponenten. Zusätzlich können sie ebenfalls zur Verarbeitung analoger Eingangssignale in der Lage sein, wie sie beispielsweise beim Feuern von Neuronen in Spiking Neural Networks auftreten. Die nichtflüchtigen Speicherzellen dienen hierbei sowohl als Speicher, als auch zur logischen Operationsausführung (Aufsummierung der gewichteten Eingangssignale). Folglich gibt es keine klare Abtrennung zwischen Speicher- und Logikblocks. Aus funktioneller Sicht sind neuronale Netzwerke, anders als boolesche Logik, welche korrekte Ergebnisse aller Ausgangswerte über den gesamten Operationszeitraum benötigen, nicht-deterministisch und besitzen eine inhärente Ungenauigkeit, was sie jedoch von sich aus für fehlerunanfälliger macht. Sowohl Trainings- als auch Inferenzphasen sind inherent unvollkommen und beinhalten Fehler.Diese fundamentalen Herausforderungen, in Bezug auf Technologie, Schaltungsumsetzung und Funktionalität von neuronalen Netzen und neuromorphischen Implementierungen, verglichen mit herkömmlichen digitalen Schaltungen und Architekturen, erfordern grundsätzlich neue Ansätze für das Testen, die Testmustergenerierung und den zum Testen hin optimierten Schaltungsentwurf (DfT). In der für neuromorphische Schaltungen benötigten neuen Testphilosophie existieren die Grenzen zwischen digitalen und analogen Tests, zwischen Speicher- und Logiktest, und zwischen strukturellen und funktionellen Tests nicht mehr. Der Zweck dieses Proposals ist die Entwicklung eines angemessenen Fehlermodells und eines testopimierten Schaltungsentwurf in Kombination mit einer Testmustergenerierung für neuromorphische Schaltungen und Architekturen, um die zuvor erwähnten technischen Herausforderungen zu adressieren.

• DFG-Verfahren: Sachbeihilfen