Rechnercluster
Final Report Abstract
Der beantragte rekonfigurierbare Rechencluster kombiniert Prozessor-basierte Rechenknoten mit FPGAs und ist aufgrund seiner flexiblen Struktur bereits in einer Vielzahl von Forschungs- und Industrieprojekten zum Einsatz gekommen. Das Großgerät zeichnet sich durch drei Alleinstellungsmerkmale aus, die sich in den im Folgenden skizzierten Anwendungsgebieten widerspiegeln: 1. Die enge Kopplung der FPGAs untereinander über serielle Hochgeschwindigkeitsleitungen mit geringer Latenz ermöglicht eine effiziente Emulation von parallelen Prozessorarchitekturen (Multiprocessor System on Chip, MPSoC). 2. Über eine direkte Anbindung der FPGAs an die Prozessoren der Host-Computer besteht eine direkte Kopplung zwischen FPGAs und Prozessoren. Anwendungsbeschleunigungen sind daher mit minimalen Zusatzkosten für die Kommunikation möglich. 3. Die eingesetzten FPGA-Systeme erlauben eine schnelle Rekonfiguration der Bausteine zur Laufzeit, so dass die Plattform auch im Forschungsgebiet der dynamisch rekonfigurierbaren Systeme zum Einsatz kommt. In den drei genannten Anwendungsgebieten haben wir verschiedene Forschungsprojekte verfolgt, von denen im Folgenden eine Auswahl kurz vorgestellt wird: Im Rahmen des Sonderforschungsbereichs SFB614, Selbstoptimierende Systeme des Maschinenbaus, entwickeln wir Methoden zur effizienten Nutzung dynamisch rekonfigurierbarer Hardware in selbstoptimierenden Systemen. Ein Schwerpunkt liegt dabei auf der Realisierung und Bewertung dynamisch rekonfigurierbarer Multiprozessorarchitekturen. Der FPGA-Cluster dient hier sowohl als Zielplattform als auch als Emulator für die funktionale Verifikation der entwickelten On-Chip-Multiprozessoren. Ergebnisse dieser Forschung sind der Parallelprozessor CoreVA, der einer 65 nm Standardzellentechnologie gefertigt wurde, sowie der CoreVA-ULP, eine Ultra-low-Power- Variante des Prozessors. Beide Architekturen wurden mit Hilfe des Clusters emuliert, anschließend gefertigt und erfolgreich getestet. In Kooperation mit dem Fachgebiet Optische Nachrichtentechnik und Hochfrequenztechnik der Universität Paderborn (Prof. Noé) arbeiten wir im Rahmen des von der DFG geförderten Projektes „16-QAM-DPT“ an der Realisierung neuer Modulationsverfahren zur Erhöhung der Faserkapazität in der optischen Datenübertragung. Die entwickelten Algorithmen werden prototypisch auf dem Cluster implementiert und evaluiert. Im Rahmen einer Kooperation mit dem Politenico di Torino (Italien) und der European Space Agency nutzen wir dynamische Rekonfiguration für die Fehlerinjektion in FPGAs zur Laufzeit. Ziel ist es hier, die Sensitivität von FPGA-Implementierungen auf SEE (Single Event Effects) zu evaluieren. Der Cluster ermöglicht aufgrund der schnellen parallelen dynamischen Rekonfiguration eine massive Geschwindigkeitssteigerung gegenüber Experimenten auf einzelnen FPGAs. In Kooperation mit Prof. Erzsébet Merényi (Rice University, Houston, Texas) nutzen wir den FPGA-Cluster für die beschleunigte Simulation künstlicher neuronaler Netze. Anwendungsgebiet ist die Analyse hyperspektraler Bilddaten von Planetenoberflächen. Für eine einfache Nutzung des Clusters wurde im Rahmen des Projektes eine Anbindung an die entsprechenden Matlab-Toolboxen zur Simulation neuronaler Netze geschaffen.
Publications
- RAPTOR – A Scalable Platform for Rapid Prototyping and FPGA-based Cluster Computing Parallel Computing: From Multicores and GPU's to Petascale, Advances in Parallel Computing, Volume 19, pp. 592–599, ISBN: 978-1-60750-529-7, IOS press, 2010
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(See online at https://doi.org/10.1109/ISSCC.2012.6177101) - A Scalable Platform for Run-time Reconfigurable Satellite Payload Processing NASA/ESA Conference on Adaptive Hardware and Systems (AHS-2012), June 25-28, 2012, pp. 9-16, Erlangen, Germany
Hagemeyer, J.; Hilgenstein, A.; Jungewelter, D.; Cozzi, D.; Rueckert, U.; Korf, S.; Porrmann, M. et al.
(See online at https://doi.org/10.1109/AHS.2012.6268642) - A TCMS- based architecture for GALS NoCs 2012 IEEE International Symposium on Circuits and Systems, May 20- 23, 2012, pp. 2721-2724, Seoul, Korea
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Romoth, J.; Jungewelter, D.; Hagemeyer, J.; Porrmann, M.; Rueckert, U.
(See online at https://doi.org/10.1109/ReConFig.2012.6416767) - A 65 nm 32 b Subthreshold Processor with 9T Multi-Vt SRAM and Adaptive Supply Voltage Control. IEEE Journal of Solid-State Circuits, Vol. 48, No. 1, pp. 8-19, January 2013
Lütkemeier, S.; Jungeblut, T.; Otnes Berge, H. K.; Aunet, S.; Porrmann, M.; Rückert, U.
(See online at https://doi.org/10.1109/JSSC.2012.2220671)
