Alterungsinklusives Simulations-Framework für IMC-Anwendungen: Untersuchung von Zuverlässigkeits-Kompromissen in Speicherarchitekturen der nächsten Generation (AFMC)

• Antragsteller: Dr.-Ing. Supriya Chakraborty, Ph.D.
• Fachliche Zuordnung: Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
• Förderung: Förderung seit 2024
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 550357292

Jüngste Fortschritte in der Forschung und Entwicklung auf diesem Gebiet haben gezeigt, dass ReRAM-Geräte ein vielversprechender Kandidat für zukünftige Anwendungen sind. ReRAM-Geräte, die mit CMOS-Technologie integriert sind, um 1T1R-Zellen und Crossbar-Array-Strukturen zu bilden, haben ein breites Anwendungsspektrum, einschließlich neuronaler Netzwerke, In-Memory-Computing, neuromorphes Computing, Hardware-Sicherheit usw. Diese neuen Geräte sind jedoch anfällig für Zuverlässigkeitsprobleme, einschließlich begrenzter Lebensdauer und zeitliche Variationen. Diese Herausforderungen wirken sich erheblich auf die Leistung der Geräte während ihrer Lebensdauer aus und stellen einen Engpass für deren Verwendung in Mainframe-Anwendungen dar. Darüber hinaus sind CMOS-Geräte auch anfällig für Alterungseffekte, die während ihrer Lebensdauer zu Leistungseinbußen führen. Ziel dieses Projekts ist es, die alterungsbedingten Fehler in analogen ReRAM-Geräten umfassend zu untersuchen und deren Auswirkungen auf Leistung und Zuverlässigkeit während der IMC-Anwendung zu analysieren. Ziel des vorgeschlagenen Projekts ist insbesondere die Entwicklung eines alterungsbedingten Simulationsrahmens für IMC-Anwendungen, der die Herstellungs- und Prozessschwankungen des Geräts, zeitliche Schwankungen, die Verschlechterung von CMOS- und ReRAM-Geräten aufgrund von Alterung, Fehler im Feld und die Lebensdauer umfasst der Architektur. Die erste Phase des Projekts konzentriert sich auf die Entwicklung eines genauen Alterungsmodells für redoxbasierte ReRAM-Geräte, um deren Haltbarkeitsverschlechterung genau darzustellen. Dieses Modell wird dann in das kompakte Modell von ReRAM-Geräten für Schaltungssimulationen unter Berücksichtigung verschiedener Umgebungsbedingungen integriert. Anschließend wird eine umfassende Analyse der Feldfehler durchgeführt, die durch die Verschlechterung der Lebensdauer von CMOS- und ReRAM-Geräten entstehen. Ziel dieser Analyse ist es, verschiedene Arten von Fehlern zu identifizieren und zu charakterisieren, die während der Betriebslebensdauer dieser Geräte auftreten können, und Erkenntnisse über deren Auswirkungen auf die Systemzuverlässigkeit und -leistung zu gewinnen. Ein aus der Analyse entwickeltes genaues Feldfehlermodell wird in ein Open-Source-Simulationsframework der IMC-Architektur integriert und untersucht die Auswirkungen von Feldfehlern für IMC-Anwendungen. Abschließend wird eine Verfeinerung des Simulationsrahmens durchgeführt, um einen umfassenden Rahmen für IMC-Anwendungen zu entwickeln. Die ersten Ergebnisse des vorgeschlagenen Projekts sollen einen Maßstab für realistische Fehlermodelle liefern, die bei der frühzeitigen Erkennung von Fehlern in der ReRAM/CMOS-Technologie helfen können. Dieser Vorschlag dient als Grundlage für die Entwicklung modernster Testmethoden und die Implementierung fortschrittlicher Strategien zur Fehlerminderung, um qualitativ hochwertige Produktergebnisse sicherzustellen.

• DFG-Verfahren: WBP Stelle