Interconnect-Driven Design methodology for integrated circuits
Final Report Abstract
In diesem Vorhaben wurde ein Design-Flow für den physikalischen Entwurf integrierter Schaltungen entwickelt, der von der Technologieabbildung bis zur Detailverdrahtung ein einheitliches Verdrahtungsmodell verwendet. Dadurch kann konstruktiv die Einhaltung aller Timing-Randbedingungen garantiert werden, so dass Entwurfszyklen vollständig vermieden werden können. Basis dieses Design-Flows ist eine Bibliothek aus vorab charakterisierten Leitungselementen, die in allen Entwurf sehritten verwendet wird. Die Technologieabbildung wird durch ein Verdrahtungsmodell gesteuert, das durch einen kräftegesteuerten Platzierungsalgorithmus auf der Grundlage einer generischen Gatternetzliste des Designs berechnet wird. Eine Bewertung dieser durch das Verdrahtungsmodell gesteuerten Technologieabbildung ist noch nicht möglich, weil im Design-Flow noch kein lastabhängiges Verzögerungszeitmodell für Gatter implementiert ist. Die Platzierung erfolgt mit dem gleichen Algorithmus wie die Modellberechnung zur Technologieabbildung. Die Einführung einer zusätzlichen Pfadkraft zur Einhaltung der Timing-Constraints führt zu einer Verkürzung der kritischen Pfade in MCNCBenchmarkschaltungen von 20 % bis 25 % gegenüber bisher veröffentlichten Verfahren. Dabei wird das Kräftemodell simultan auf die Globalverdrahtung angewendet, die durch Globalverdrahtungspunkte repräsentiert wird. Die Verwendung von Globalverdrahtungspunkten erlaubt die Aufteilung von Mehrpunktnetzen in Teilnetze und die Berechnung von Steinerpunkten mit Hilfe der kräftegesteuerten Platzierung. Die Detailverdrahtung erfolgt bibliotheksbasiert durch Auswahl von Leitungselementen zur Verbindung von Verdrahtungspunkten. Dabei erfolgt eine Optimierung durch Simulated-Annealing hinsichtlich der Überlappungsfläche von Netzen, die durch die zufällige Auswahl der Leitungselemente zunächst entsteht. Die Integration einer statischen Timing-Analyse erlaubt die Verwendung von Umwegen zur Verringerung der Überlappfläche, ohne dass Timing-Constraints verletzt werden können. Eine Reduzierung der Überlappfläche auf Null und damit ein legales Layout konnte noch nicht erzielt werden. Die Einführung der Umwege verringerte die Überlappfläche jedoch um bis zu 25 %. Die Portierung von MATLAB auf C++ verkürzte die Programmlaufzeiten um einen Faktor 400 bis 600, so dass eine wesentlich größere Anzahl von Iterationen für dasselbe Optimierungsproblem möglich war. Dies führte abermals zu einer Verringerung der Überlappfläche um bis zu 25 %. Bei der Größe der Umwege und bei der Anzahl der Iterationen tritt jedoch ein Sättigungseffekt auf, so dass eine weitere Steigerung zu keinem Gewinn bei der Überlappfläche mehr führt. Um ein legales Layout zu erreichen, müssen daher andere Verfahren ergänzt werden. Insgesamt konnten die Übereinstimmung der Leitungsmodelle von der Technologieabbildung bis zur Detailverdrahtung gezeigt und geeignete Entwurfswerkzeuge implementiert werden. Damit ist ein wichtiges Ziel dieses Vorhabens erreicht. Weiterhin konnte die Leistungsfähigkeit des erweiterten kräftebasierten Platzierers mit simultaner Globalverdrahtung nachgewiesen werden.
