Unser Forschungsvorhaben ist auf den Entwurf und die Untersuchung effizienter, der parallelen Simulation vorangehender Partitionierungsalgorithmen für industrierelevante Hardwaremodelle mit mehreren Millionen Elementen auf Gate-Ebene gerichtet. Dabei stellen die von uns entwickelten Simulatoren parallelTEXSIM, palallelMVLSIM und dlbSIM den unmittelbaren Anwendungshintergrund dar. Für den dynamisch balancierte Läufe ermöglichenden Simulator dlbSIM beabsichtigen wir die Entwicklung spezieller initialer Partitionierungsalgorithmen, die in Verbindung mit einer redundanten Verteilung von Partitionskomponenten eine Rahmen für Lastmodifikationen bilden. Ein weiteres Ziel unseres Vorhabens steht in Verbindung mit der Partitionierungsumgebung parallelMAP. Diese gestattet mittels einer Skriptsprache die Beschreibung komplexer Partitionierungsprozesse innerhalb unserer hierarchischen Strategie. In diesem Zusammenhang sollen auf der Basis unseres formalen Modells Communicating Processors (CP) Scheduling-Algorithmen zur automatischen Erzeugung von MAP-Skripten ausgehend von Task-Graphen entwickelt werden.
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