Sicherstellen der Robustheit in stromsparenden asynchronen Schaltungen - ENROL

Zusammenfassung der Projektergebnisse

Das Hauptziel des ENROL-Projekts war die Sicherstellung der Robustheit in effizienten asynchronen Schaltungen, und die systematische Klassifizierung und Erweiterung von Techniken zur Reduzierung transienter Fehler auf Schaltungs- und Architekturebene. Der ENROL-Ansatz war „Bottom-Up“, beginnend mit einer umfassenden Fehlermodellierung, bis hin zu einer quantitativen simulativen Bewertung ihrer jeweiligen Wirksamkeit, wodurch Vergleiche und weitere Optimierungen ermöglicht wurden. Die Projektkonzepte gingen über die vereinfachten und heute unrealistischen Grenzen von Single Event Transient (SET) hinaus. Der ENROL-Ansatz schlug eine Asynchronous Full Error Detection and Correction (AFEDC)-Architektur vor, die ausgezeichnete Fehlertoleranzmerkmale gezeigt hat, gefolgt von verbessertem Metastabilitätsschutz, vergleichbaren Leistungen und reduziertem Stromverbrauch und Flächenkomplexität im Vergleich zu den entsprechenden synchronen Lösungen. Darüber hinaus wurden Mehrbitfehler in ENROL sowohl auf physikalischer, d. h. räumlicher, als auch auf architektonischer Ebene behandelt. Der gesamte Entwicklungsprozess wurde ebenfalls angesprochen und der Designflow vorgeschlagen, der die Implementierung entsprechender fehlertoleranter asynchroner Schaltungen ermöglicht. Die erzielten Ergebnisse könnten die Grundlage für effizientere und robustere asynchrone „Bundled-Data“ Schaltungen bilden. Das ENROL-Projekt hat seine Hauptziele erreicht und gilt als sehr erfolgreich und als Grundlage für die weitere Forschung im Bereich des zuverlässigen asynchronen Logikdesigns.

Projektbezogene Publikationen (Auswahl)

• “Delay lines test method for the Blade Template,” Fresh Ideas in 25th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC), pp. 1–2, 2019
  F. A. Kuentzer, L. R. Juracy, M. T. Moreira, and A. M. Amory
  
• “Soft Error Detection and Correction Architecture for Asynchronous Bundled Data Designs,” Fresh Ideas in 25th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC), pp. 1–2, 2019
  F. A. Kuentzer and M. Krstic
  
• "Test Oriented Design and Layout Generation of an Asynchronous Controller for the Blade Template," in Proc. 26th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC), pp. 86–93, 2020
  F. A. Kuentzer, L. R. Juracy, M. T. Moreira and A. M. Amory
  
• “Radiation Hardened Click Controllers for Soft Error Resilient Asynchronous Architectures,” in Proc. 26th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC), pp. 78–85, 2020
  F. A. Kuentzer, M. Herrera, O. Schrape, P. A. Beerel, and M. Krstic
  
• “Soft Error Detection and Correction Architecture for Asynchronous Bundled Data Designs,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 12, pp. 4883-4894, 2020
  F. A. Kuentzer and M. Krstic
  
• “Addressing Multi-bit Transient Faults in Asynchronous RH-Click Controllers,” Fresh Ideas in 27th IEEE International Symposium on Asynchronous Circuits and Systems (ASYNC), pp. 1–2, 2021
  F. A. Kuentzer and M. Krstic
  
• “Assessing AFEDC Architecture’s Robustness to Timing Faults,” in 33. GI/GMM/ITG-Workshop Testmethoden und Zuverlässigkeit von Schaltungen und Systemen (TuZ 2021), pp. 1–2, 2021
  F. A. Kuentzer and M. Krstic
  
• “Testing The Blade Resilient Asynchronous Template” Analog Integrated Circuits and Signal Processing, vol. 106, no. 1, pp. 219–234, 2021
  F. A. Kuentzer, L. R. Juracy, M. T. Moreira, and A. M. Amory