Formal methods for the generation of power-safe test sets for digital circuits
Final Report Abstract
Ein überaus wichtiger Teil des Fertigungsprozesses von Computerchips ist der Test auf Fertigungsfehler. Hierfür werden spezielle Tests generiert, die die Abwesenheit von Fehlern überprüfen und defekte Chips aussortieren sollen. Das Verhalten der Tests ist allerdings aufgrund der eingebauten Teststrukturen hochgradig nicht-funktional. Insbesondere ist der Energieverbrauch der Tests signifikant höher als im funktionalen Gebrauch. Es muss daher sichergestellt werden, dass die angelegten Testmuster die Ergebnisse des Tests nicht verfälschen. Dies kann unter Umständen geschehen, wenn es durch eine hohe Energieaufnahme zu einem Spannungsabfall kommt, der im funktionalen Modus nie aufgetreten wäre. Auch kann eine regional zu hohe Energieaufnahme zu Beschädigungen und vorzeitigen Alterungseffekten führen. Daher wird der Test vor der finalen Abnahme und Beginn der Fertigung einer Analyse unterzogen, ob dieser energieunsicher ist. Hierbei kommt es unter anderem zu zwei Problemen. Um die Testkosten niedrig zu halten, wird eine möglichst kleine Testmenge gewünscht. Bisherige Ansätze führen jedoch zu einer signifikanten Erhöhung der Testmusteranzahl, bzw. zu einem Verlust von Fehlerüberdeckung. Des Weiteren sind die derzeit eingesetzten akkuraten Verfahren zur Energieanalyse von Tests derart rechenintensiv, dass die Analyse nur für einen Bruchteil der Testmuster durchgeführt werden kann. Es muss also eine Vorauswahl getroffen werden. Bisherige Methoden zur Vorauswahl von Tests beruhen allerdings auf einer simplifizierten Methode, die zwar schnell ist, aber mit keinen oder nur geringen Informationen über das Layout arbeiten und damit nur ungenügende Vorhersagequalität bietet. Um die Probleme zu beheben, wurden in diesem Projekt neue Methoden entwickelt. Für die zielgerichtete Erzeugung von energiesicheren Testmustern wurde ein SAT-basiertes Optimierungsverfahren entwickelt, welches die Transitionsaktivität während der Testanwendung global als auch regional minimiert. Insbesondere wurde hier Wert auf eine kompakte Testmenge gelegt. Die Arbeiten haben gezeigt, dass die robusten Lösungsalgorithmen in der Lage das komplexe Problem zu lösen und energiesichere Tests zu erzeugen. Des Weiteren wurde die Transient Power Activity (TPA) Metrik entwickelt, die die logische Transitionsaktivität eines Tests mit Layoutdaten verknüpft und somit die Qualität der approximativen Energieanalyse signifikant verbessert. Maschinelle Lernverfahren werden genutzt, um potentiell anfällige Schaltungsregionen zu identifizieren. Der industrielle Entwurfsablauf wurde um eine Rückmeldungsschleife erweitert, welcher Informationen über anfällige Regionen in die Testgenerierung zurückspielt. Weiterhin wurde eine Vorhersagemethode basierend auf maschinellen Lernverfahren entwickelt. Dieses ist mittels Trainingsdaten in der Lage das Energieprofil eines Tests mit hoher Qualität vorherzusagen. Die in diesem Projekt entwickelten Ansätze sind in der Lage potentiell energieunsichere Tests zu erkennen und zu ersetzen. Damit wird die Zuverlässigkeit der für den Fertigungstest wichtigen Energie-Analyse stark erhöht.
Publications
- Formal Test Point Insertion for Region-based Low-Capture-Power Compact At-Speed Scan Test. IEEE Asian Test Symposium (ATS), pp. 1-6, 2016
S. Eggersglüß, S. Holst, D. Tille, K. Miyase and X. Wen
(See online at https://doi.org/10.1109/ATS.2016.41) - On Optimization-based ATPG and Its Application for Highly Compacted Test Sets. IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), Vol. 35 (12), pp. 2104-2107, 2016
S. Eggersglüß, K. Schmitz, R. Krenz-Baath and R. Drechsler
(See online at https://doi.org/10.1109/TCAD.2016.2552822) - SAT-based Post-Processing for Regional Capture Power Reduction in At-Speed Scan Test Generation. IEEE European Test Symposium (ETS), pp. 1-6, 2016
S. Eggersglüß, K. Miyase and X. Wen
(See online at https://doi.org/10.1109/ETS.2016.7519327) - Identification of Efficient Clustering Techniques for Test Power Activity on the Layout. IEEE Asian Test Symposium (ATS), pp. 1-6, 2017
H. Dhotre, S. Eggersglüß and R. Drechsler
(See online at https://doi.org/10.1109/ATS.2017.31) - Machine Learning Based Test Pattern Analysis for Localizing Critical Power Activity Areas. IEEE International Symposium on Defect and Fault Tolerance in VLSI and Nanotechnology Systems (DFT), pp. 1-6, 2017
H. Dhotre, S. Eggersglüß, M. Dehbashi, U. Pfannkuchen and R. Drechsler
(See online at https://doi.org/10.1109/DFT.2017.8244464) - Machine Learning-based Prediction of Test Power. IEEE European Test Symposium (ETS), pp. 1-6, 2019
H. Dhotre, S. Eggersglüß, K. Chakrabarty, and R. Drechsler
(See online at https://doi.org/10.1109/ETS.2019.8791548)
