MRAM Based Design, Test and Reliability for ultra Low Power SoC
Elektronische Halbleiter, Bauelemente und Schaltungen, Integrierte Systeme, Sensorik, Theoretische Elektrotechnik
Zusammenfassung der Projektergebnisse
In jedem Rechnersystem sind die Datenspeicherung und die Datenübertragung entscheidende Schritte. Die Skalierung der Technologie hat zwar zu einer Verringerung des Platzbedarfs und zu Leistungsverbesserungen geführt, doch stehen die beiden dominierenden SRAM- und DRAM-Speichertechnologien vor verschiedenen Herausforderungen, die eine weitere Skalierung sehr schwierig machen. Während die Menge an statischer Energie (auch Leckageenergie genannt) bei diesen Technologien zunimmt, sind Power-Gating-Strategien für solche Speicher nicht sehr einfach, da sie ihren Inhalt verlieren und die gültigen Daten in solchen Speichern an anderer Stelle gespeichert werden müssen, bevor sie ausgeschaltet werden können. Aufgrund dieser Herausforderungen sind nichtflüchtige Speichertechnologien als Ersatz für On-Chip-SRAM- und DRAM-Speicher sehr wünschenswert, insbesondere für Normal-Off- und Instant-On-Computing, um Energieverluste zu vermeiden. Unter den verschiedenen aufkommenden nichtflüchtigen Technologien haben sprintronische Speicher, wie z. B. Spin- Transfer-Torque (STT), sowohl in der Industrie als auch in der Forschung aufgrund mehrerer attraktiver Merkmale wie Nichtflüchtigkeit, hohe Dichte, hohe Speicherung, hohe Lebensdauer und CMOS-Kompatibilität großes Interesse gefunden. Es gibt jedoch mehrere Probleme mit der Zuverlässigkeit und den Tests dieser neuen Technologie, die vor einem breiten Einsatz gelöst werden sollten. Während das Schaltverhalten von spintronischen Speichern grundsätzlich stochastisch ist, sollte die Variabilität bei den Lese- und Schreibvorgängen dieser Speicher modelliert und auf der Entwurfsebene berücksichtigt werden. Außerdem sollten die Ursachen für die Beeinträchtigung der Ausbeute bei dieser Technologie verstanden und geeignete Techniken zur Verbesserung der Ausbeute entwickelt werden. Gleichzeitig unterscheidet sich die Manifestation von Fertigungsfehlern bei dieser Technologie aufgrund zusätzlicher magnetischer Schichten stark von der herkömmlicher CMOS-basierter Speicher. Daher sollte eine geeignete Fehlermodellierung für spintronische Speicher durchgeführt werden, und dementsprechend müssen spezifische Speichertestmuster für MRAM-Speicher entwickelt werden. Das Ziel dieses Forschungsprojekts war es, die Nutzung der Nicht-Volatilität von STT-MRAM zu untersuchen, zu analysieren, zu entwerfen und zu optimieren, insbesondere im Kontext von Ultra-Low-Power-Geräten. Ziel war es, das volle Potenzial dieser Technologie in Kombination mit einer fortschrittlichen CMOS-Technologie zu bewerten, indem verschiedene Aspekte der Zellen-, Array-, Speicherhierarchie und des Architekturdesigns sowie der Fehlermodellierung, des Testdesigns, der Zuverlässigkeit und der Robustheit berücksichtigt wurden. Außerdem haben wir eine ganzheitliche MRAM-basierte Entwurfsmethodik entwickelt, von der Zellebene bis zur Architekturebene, indem wir eine Reihe von Modellierungs-, Entwurfs- und Simulationswerkzeugen von der Schaltkreis- bis zur Systemebene entwickelt haben, um eine hybride Speicherhierarchie und Prozessorarchitektur zu entwerfen und zu bewerten. Wir haben insbesondere die Herausforderungen in Bezug auf Zuverlässigkeit und Tests bei spintronischen Speichern erforscht und geeignete Modelle und Techniken zur Analyse der Variationsauswirkungen in dieser Technologie bereitgestellt.
Projektbezogene Publikationen (Auswahl)
- Fault tolerant non-volatile spintronic flip-flop. In 2016 Design, Automation & Test in Europe Conference & Exhibition (DATE) 2016 Mar 14 (pp. 261-264). IEEE
Bishnoi R, Oboril F, Tahoori MB
- "VAET-STT: A Variation Aware STT-MRAM Analysis and Design Space Exploration Tool", in IEEE Transcactions on Computer-Aided Design of Integrated Circuits and Systems (TCAD), 2017
S. Mohanachandran Nair, R. Bishnoi, M. S. Golanbari, F. Oboril, F. Hameed, and M. B. Tahoori
(Siehe online unter https://doi.org/10.1109/TCAD.2017.2760861) - “Efficient Testing of a Magnetic Memory Circuit”, 2017, (EU Patent No: 17001784.2-1203)
R. Bishnoi, F. Oboril, and M.B. Tahoori
- “Magnetic Probe Based Test Methodology for Spintronic Technologies”, 2017, (EU Patent No: 17401042.1-1568)
R. Bishnoi, F. Oboril, and M.B. Tahoori
- "Defect Injection, Fault Modeling and Test Algorithm Generation Methodology for STT-MRAM", In Proceedings of International Test Conference (ITC), 2018, USA
S. Mohanachandran Nair, R. Bishnoi, M.B. Tahoori, G. Tshagharyan, H. Grigoryan, and G. Harutyunyan
(Siehe online unter https://doi.org/10.1109/TEST.2018.8624725) - "Parametric Failure Modeling and Yield Analysis for STT-MRAM", in proceedings of Design, Automation & Test in Europe (DATE), 2018, Germany
S. Mohanachandran Nair, R. Bishnoi, and M. B. Tahoori
(Siehe online unter https://doi.org/10.23919/DATE.2018.8342016) - “Multi-Bit Non-Volatile Flip-Flop”, 2018, (EU Patent No: 18000262.8)
R. Bishnoi, C. Münch, M.B. Tahoori
- "A Comprehensive Framework for Parametric Failure Modeling and Yield Analysis of STT-MRAM", in IEEE Transactions on Very Large Scale Integration Systems (TVLSI), 2019
S. Mohanachandran Nair, R. Bishnoi, M. B. Tahoori
(Siehe online unter https://doi.org/10.1109/TVLSI.2019.2904197) - "Fast and Reliable STT-MRAM Using Non-uniform and Adaptive Error Detecting and Correcting Scheme", in IEEE Transactions on Very Large Scale Integration Systems (TVLSI), 2019
N. Sayed, R. Bishnoi, and M.B. Tahoori
(Siehe online unter https://doi.org/10.1109/TVLSI.2019.2903592) - "Mitigating Read Failures in STT- MRAM", in proceedings of VLSI Test Symposium (VTS), 2020, USA
S. Mohanachandran Nair, R. Bishnoi, and M.B. Tahoori
(Siehe online unter https://doi.org/10.1109/VTS48691.2020.9107605)
