Entwicklung eines durchgängigen Verifikationsablaufes für den ESL Entwurf

• Antragsteller: Professor Dr. Rolf Drechsler
• Fachliche Zuordnung: Rechnerarchitektur, eingebettete und massiv parallele Systeme
• Förderung: Förderung von 2011 bis 2018
• Projektkennung: Deutsche Forschungsgemeinschaft (DFG) - Projektnummer 188461301

Im modernen Schaltkreis- und Systementwurf wird in Eingebetteten Systemen (engl.: embedded systems) zunehmend die gemeinsame Modellierung von Hardware und (Hardware-naher) Software betrachtet. Die schon seit mehreren Jahrzehnten ständig wachsende Komplexität – gemäß Moore’s Law – hat zu Systemen geführt, die aus mehreren hundert Millionen Komponenten bestehen. Eine weitere Steigerung der Entwurfsproduktivität ist nur durch vermehrte Wiederverwendung (engl.: design reuse) oder den Entwurf auf höheren Abstraktionsebenen möglich. Daher werden die Entwürfe mittlerweile nicht mehr auf Register-Transfer Ebene (RT-Ebene) sondern zunehmend auf der Systemebene (engl.: electronic system level (ESL)) beschrieben. Dabei rückt die Sicherstellung der Korrektheit der Systeme zunehmend in den Vordergrund. Bisher existiert hierfür aber noch keine durchgängige Methodik. Im Rahmen des Projektes soll ein solcher durchgängiger ESL-Verifikationsansatz entwickelt werden, welcher neben den entsprechenden Verifikationsmethoden auch Verfahren zur automatischen Generierung von Eigenschaften sowie zur Überprüfung der Vollständigkeit selbiger enthält. Die überprüften ESL-Eigenschaften sollen sich zudem mit den Eigenschaften auf niedrigeren Abstraktionsebenen (z.B. auf RTEbene) in Beziehung setzen lassen, so dass die Korrektheit von der initialen Systembeschreibung bis hin zur Logikebene sichergestellt werden kann.

• DFG-Verfahren: Reinhart Koselleck-Projekte